Faculté des sciences et techniques de l'ingénieur STI, Section de génie électrique et électronique, Institut de microélectronique et microsystèmes IMM (Laboratoire d'électronique générale 2 LEG2)

Electrical characterization and modelling of lateral DMOS transistor : investigation of capacitances and hot-carrier impact

Hefyene, Nasser ; Ionescu, Mihai Adrian (Dir.)

Thèse sciences techniques Ecole polytechnique fédérale de Lausanne EPFL : 2005 ; no 3200.

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    Summary
    With the work reported in this manuscript we have essentially contributed to the electrical characterization and modelling of high voltage MOSFETs, more particularly DMOS architectures such as X-DMOS and L-DMOS able to sustain voltages ranging from 30V to 100V. The technology information and the investigated devices have been kindly provided by AMIS, Belgium (former Alcatel Microelectronics). In general, all the initial defined targets in term of the orientation of our work, as defined in the introduction chapter, have been maintained along the progress of the work. However, sometimes, based on the obtained results we have decided to pay more attention to some less explored topics such as the hot carrier impact of DMOS capacitances and the combined effect of stress and temperature, which initially were not among the planned activities. However, we believe that we have contributed to some of the planned targets. We experimentally validated the concept of intrinsic drain voltage; a modeling concept dedicated to the modeling of HV MOSFET and demonstrated its usefulness for the DC and AC modelling of HV devices. We proposed an original mathematical yet quasi-empirical formulation for the bias-dependent drift series resistance of DMOS transistor, which is very accurate for modelling all the regimes of operation of the high voltage device. We combined for the first time such a model with EKV low voltage MOSFET model developed at EPFL. We also have reported on models for the capacitances of high voltage devices at two levels: equivalent circuits for small signal operation based on VK-concept and large signal charge-based models. These models capture the main physical charge distribution in the device but they are less adapted for fast circuit simulation. In the field of device reliability, we have originally contributed to the investigation of hot carrier effects on DC and AC characteristics of DMOS transistors, with key emphasis on the degradation of transistor capacitances and the influence of the temperature. At our knowledge, our work reported in this chapter is among the first reports existing in this field. We have essentially shown that the monitoring of capacitance degradation if mandatory for a deep understanding of the degradation mechanisms and, in conjunction with DC parameter degradation, could offer correct insights for reliability issues. Even more, we have shown situations (by comparing two fundamental types of stresses) when the capacitance degradation method by HC is much more sensitive than DC parameter degradation method. Of course, some of the combined stress-temperature investigations were too complex to find very coherent explications for all the observed effects but our work stress out the interest and significance of such an approach for defining the SOA of high voltage devices, in general. Overall, our work can be considered as placed at the interface between electrical characterization and modelling of high voltage devices emerging from conventional low voltage CMOS technology, continuing the research tradition in the field established at the Electronics laboratory (LEG) of EPF Lausanne.
    Résumé
    Ce travail de thèse a été en sa majorité consacré a l'étude des dispositifs Métal Oxyde Silicium à effet de champs pour applications hautes tensions (HV-MOSFET), plus connus sous le nom de transistors DMOS, et dont deux différentes architectures latérales, LDMOS (canal auto aligné) et XDMOS (canal non-aligné), ont été le sujet de ce travail. L'étude fut portée essentiellement sur la caractérisation et la modélisation ainsi que la fiabilité électrique de ces dispositifs, y compris d'un point de vue capacitif, sur la gamme de température 25 – 125°C. Il est important de souligner que ce travail fut réalisé en étroite collaboration avec l'industrie dans le cadre du projet Européen AUTOMACS et avec comme partenaires principaux AMI Semiconductor, Bosch, Silvaco et IMEC. La totalité des transistors analysés durant ce travail de thèse provenaient d'une technologie CMOS 0.7 µm fournis par le partenaire industriel AMI Semiconductor. Le premier volet de cette thèse est consacré à l'élaboration du concept de tension de drain intrinsèque permettant la séparation des divers effets et phénomènes physiques intrinsèques a la structure, en particulier la quasi-saturation, entre la régions du canal et du drift de l'architecture DMOS. La validité de ce concept a des fins de modélisations DC est démontré de façon expérimental à l'aide d'une expression quasi-empirique de la résistance variable du drift capable de modéliser avec grande précision les différent régimes et modes d'opérations du transistor haute tension. Cette expression est pour la première fois combinée avec le model analytique basse tension EKV (développé au sein de l'EPFL) et validé sur silicium, démontrant le potentiel de cette approche pour la modélisation électrique du transistor DMOS. Une partie de l'effort de modélisation est aussi consacré a la modélisation AC ou capacitive des architectures DMOS et cela à travers un modèle petit signaux basé sur un circuit équivalent et un modèle en charge basé sur une estimation géométrique de la charge du drift pour les applications grand signaux. Le deuxième volet de cette thèse est dédié a la fiabilité des transistors hautes tensions, en termes de dégradations des caractéristiques électriques induites par porteurs chauds. L'accent est mit sur l'impact de la haute température sur la dégradation des capacités extrinsèques du transistor DMOS sujet à deux conditions principales de stress électrique. L'analyse des résultas révèle que la corrélation entre la dégradation des caractéristiques capacitives et DC permettent une meilleure compréhension des divers mécanismes de dégradations ainsi que la localisation de leurs origines à l'intérieur de la structure de façon précise et sans ambiguïté. A notre connaissance, cette analyse est la première du genre dans le domaine de la fiabilité des transistor DMOS et ouvre le débat sur l'importance de considérer l'aspect capacitif du transistor en général dans la définition de la zone de sécurité d'utilité (Safe Operating Area, SOA), en particulier dans les applications hautes fréquences ou l'aspect capacitif est primordial.