Faculté des sciences et techniques de l'ingénieur STI, Section d'électricité, Institut de microélectronique et microsystèmes IMM (Laboratoire d'électronique générale 2 LEG2)

High voltage devices for standard MOS technologies : characterisation and modelling

Anghel, Costin ; Ionescu, Mihai Adrian (Dir.)

Thèse sciences techniques Ecole polytechnique fédérale de Lausanne EPFL : 2004 ; no 3116.

Ajouter à la liste personnelle
    Summary
    This work reports on the analysis of high voltage lateral devices. Two different architectures, self-aligned LDMOS and non-self-aligned XDMOS are presented and used in this work. For the separation of the physical effects that take place inside the HV devices the intrinsic drain voltage concept (VK) is proposed. The variation of VK is explained and related to the physical effects inside the device and the charge variation. Through the K point potential, the analysis of the channel and drift resistances is performed function of VG and VD for the whole voltage domain. The several orders of magnitude variation of the resistances is explained by the turning off-on of the intrinsic MOS transistor and also by the depletion of the drift part. The capacitances variation function of the gate voltage, for different drain voltages is discussed in detail taking into account the charge repartition inside the device. It is revealed that the charge transfer between the intrinsic MOSFET and the drift part impacts on the capacitances behaviour resulting in specific peaks on CGS+CGB and CGD characteristics function of VG. The correlation between the capacitances variation and the intrinsic drain voltage VK is demonstrated and it is shown that the formation of the conductive channel in the drift zone is responsible for the decrease of both VK potential and capacitances. A geometrical approximation of the drift zone is presented for the modelling purposes of the HV devices. The electrical approximations that have to be taken into account to build the DC model are also explained. The convergence is granted for the whole voltage domain and no discontinuities were observed for all derivatives. The SMARTSPICE model implementation is compared to the measurements obtained on 100V devices provided by AMI Semiconductor. The accuracy at room temperature shows a RMS error which is less than 6% for the whole voltage domain. The good accuracy of the model is also verified for external temperature variations form room temperature up to 150°C. The scalability of the model for different widths ranging form 10µm up to 250µm is also confirmed. Finally, the impact of self-heating effect on HV devices is clearly studied in these devices. A novel method for the extraction of both RTH and CTH, accounting for the temperature dependence of the thermal resistance, is proposed and validated. The accuracy of the method is verified by calibrated SPICE simulations. The proposed extraction of parasitic thermal network (RTH, CTH) is independent on the device architecture and can be used in any type of HV MOSFETs.
    Résumé
    Ce travail est dédié à sur l'analyse des dispositifs latéraux MOS à haute tension. Deux architectures différentes, LDMOS auto-aligné et XDMOS non-aligné sont présentées dans ce travail. Pour la séparation des effets physiques qui ont lieu à l'intérieur des dispositifs on propose le concept de tension de drain intrinsèque (VK). La variation de VK est expliquée et liée aux effets physiques à l'intérieur du dispositif et de la variation de charge. Par le potentiel de point K, l'analyse des résistances de canal et de la zone de drift est faite en fonction de VG et de VD pour le domaine entier de tension. La variation des résistances sur des multiples ordres de grandeur est expliquées par la commutation off-on du transistor MOS intrinsèque et également par la déplétion de la zone de drift. La variation des capacités en fonction de la tension de grille, pour différentes tensions de drain est discutée tenant compte en détail de la répartition de charge à l'intérieur du dispositif. On l'indique que le transfert de charge entre le transistor MOS intrinsèque et la zone de drift impact sur le comportement de capacités ayant comme résultat les crêtes spécifiques sur les caractéristiques de CGS+CGB et de CGD en fonction de VG. La corrélation entre la variation de la tension de drain intrinsèque VK et des capacités est démontrée et on trouve que la formation du canal conducteur dans la zone de drift est responsable de la diminution du potentiel VK et des capacités. Une approximation géométrique de la zone de drift est présentée pour modélisez les dispositifs de HT. Les approximations électriques qui doivent être prises en considération pour établir le modèle statique sont également expliquées. La convergence est obtenue pour le domaine entier de tension et aucune discontinuité n'a été observée pour toutes les dérivés. L’implémentation du modèle en SMARTSPICE est comparée aux mesures obtenues sur les dispositifs de 100V fournis par le AMI Semiconductor. La précision à température ambiante montre une erreur moyenne quadratique inférieure à de 6% pour domaine entier de tension. La bonne précision du modèle est également vérifiée pour les variations externes de la température de la température ambiante, jusqu'à 150°C. La scalabilité du modèle pour différentes largeurs entre 10µm jusqu'à 250µm est également confirmée. Finalement, l'impact de l'effet de l’auto-echauffement sur des dispositifs de HT est étudié expérimentalement dans des ces dispositifs. Une nouvelle méthode pour l'extraction de RTH et de CTH, tenant compte de la dépendance de la température de la résistance thermique, est proposée et validée. La précision de la méthode est vérifiée par des simulations SPICE calibrées. L'extraction du réseau thermique parasite (RTH, CTH) est indépendante de l'architecture de dispositif et peut être utilisée dans n'importe quel type de transistors MOS de HT.