Faculté STI. Section de génie électrique et électronique, (Institut de microélectronique et microsystèmes)

Hybrid CMOS-SET devices and circuits : modeling, simulation and design

Mahapatra, Santanu ; M.-A. Ionescu, K. Banerjee (Dir.)

Thèse de doctorat : EPFL, 2005 ; no 3190.

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    Summary
    Coulomb blockade. Il apparaît immédiatement que MOS et SET sont plutôt complémentaires en termes de performances (consommation, niveau de courant), et une combinaison de ces deux dispositifs peut amener de nouvelles fonctions pour lesquelles aucun équivalent n'existe en technologie CMOS pure. Une analyse complète et détaillée du SET est cependant nécessaire pour valider au mieux cette technologie émergente, que ce soit du point de vue de la physique, de la modélisation ou de la micro-fabrication. Ceci afin d'ancrer avec force et réalisme la technologie SET dans une perspective d'intégration VLSI future. Le travail de thèse proposé peut de ce fait se diviser aisément en trois parties : (i) d'une part le développement d'un modèle analytique compact pour transistor SET, (ii) d'autre part le développement d'un environnement de simulation hybride MOS-SET (iii) et enfin la conception de circuits hybrides MOS-SET grâce aux outils ainsi mis au point. Un modèle compact (appelé MIB) pour transistor SET est présenté. Ce modèle est valable pour une vaste gamme de températures ou de tensions appliquées et reste valide également pour des dispositifs à multiples grilles ou asymétriques. Il est utilisable pour des circuits numériques ou analogiques et pour des circuits entièrement SET ou hybrides CMOS/SET. Une analyse de performance (comme la puissance dissipée ou les retards entre portes) peuvent aussi être déterminées en mode numérique par ce modèle. L'implémentation de ce modèle a été réalisée sur le simulateur Smartspice (de SILVACO International) à travers une interface Verilog-A. Il a été comparé à différents simulateurs existants pour diverses architectures CMOS/SET. A l'aide de cet outil, une nouvelle cellule élémentaire (appelée SETMOS) a été construite. Elle a montré des résultats remarquables, notamment un niveau de courant bien supérieure au niveau délivré par une cellule entièrement SET. De plus, la cellule SETMOS présente une caractéristique quasi-périodique à résistance différentielle négative (NDR) qui peut être d'un grand attrait pour les circuits à valeurs logiques multiples. L'étude de cette cellule élémentaire a notamment permis la mise au point et la validation de différents circuits de plus haut niveau, comme des portes de transmission ou des mémoires SRAM à quatre niveaux logiques.
    Summary
    The quickening pace of the MOSFET technology scaling has pushed the MOSFET dimension towards 10 nanometer channel length, where it is going to face the following fundamental and performance limiting factors: (i) electrostatic limits, (ii) source to drain tunneling, (iii) carrier mobility, (iv) process variations and (v) static leakage. Although many new techniques (e.g., SOI, double gate, metal gate, high-k dielectric, strained Si etc.) can provide MOSFET technology some more lifetimes, they do not solve those key problems of the sub 10nm devices. Therefore in near future CMOS has to share its domination on modern ICs with fundamentally new nano-technologies such as Single Electron Transistor (SET). SETs are now becoming attractive candidates of post-CMOS VLSI mainly due to its (i) nano feature size (ii) ultra low power density and (iii) unique Coulomb blockade oscillations effect. Although CMOS and SET are quite complementary to each other (in terms of power dissipation, current driving capability etc.), combination of CMOS and SET device characteristics can bring out new functionalities, which are un-mirrored to pure CMOS technology. Therefore, a detailed investigation of the behavior and fabrication of SET devices and SET based circuits is absolutely necessary for its successful implementation in future VLSI. The main objectives of this Ph.D. thesis can be divided into three parts: (i) Developing compact analytical models for SET (ii) Building CMOS-SET co-simulation environment by using those compact models, and, (iii) Novel CMOS-SET hybrid circuit design with the help of that co-simulation environment. A compact analytical model (named MIB) for SET device, which is applicable for wide-range of temperature and drain to source voltage and valid for single/multiple gate symmetric/asymmetric device, is developed in this work. MIB model can be used for both digital and analog SET circuit design and for both pure SET and hybrid CMOS-SET circuit simulation. The performance factors (power dissipation, delay etc.) of SET logic are also analyzed by using the MIB model. The MIB model is then implemented in Smartspice circuit simulator (from SILVACO International) through its Verilog-A interface in order to develop a CAD framework for CMOS-SET co-simulation. The accuracy of the MIB model and its CMOS-SET co-simulation framework has been verified with different benchmarked hybrid CMOS-SET architectures. Using this CAD framework, a novel CMOS-SET hybrid device (called SETMOS) is designed, which offers Coulomb Blockade oscillation at much higher current level than the traditional SETs. Moreover, SETMOS exhibits a unique quasi-periodic negative differential resistance characteristics and multi-level hysteresis behavior that could be attractive for Multiple Valued (MV) circuit design. Using SETMOS device, different building blocks of Quaternary logic (e.g., literal gate, Transmission-gate etc.) and Quaternary SRAM cell has been designed and fully verified by analytical simulations.